PLL-Einstellungen

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Grundsätzliche Einstellungen des ADAU1701

Der ADAU1701 erlaubt verschiedene Systemtakte (von extern oder einem Oszillator auf dem Board) am MCLKI Pin. Diese müssen allerdings im Verhältnis zur Sample-Rate gewisse Multiplikatoren einhalten.

Bei 48 kHz Sample-Rate ergibt sich folgende mögliche Beschaltung der beiden PLL_MODEx Pins:

MCLK Input Takt bei 48 kHz Takt bei 44,1 kHz PLL_MODE0 PLL_MODE1
64 x Fs 3,072 MHz 2,8224 MHz 0 0
256 x Fs 12,288 MHz 11,2896 MHz 0 1
384 x Fs 18,432 MHz 16,9344 MHz 1 0
512 x Fs 24,576 MHz 22,5792 MHz 1 1

Erhöht man im System die Sample-Rate (z.B. von 48 kHz auf 96 kHz), muss man die zugelassenen Clock-Multiplikatoren durch den entsprechenden Faktor teilen. Im genannten Beispiel resultieren dann die Multiplikatoren zu: 32, 128, 192 und 256 x Fs.


Siehe hierzu:

ADAU1701 Datenblatt S. 18.

Setting the PLL mode for the ADAU1701 at different sample rates

Einstellungen der PLL am Sure/Wondom DSP

Beim Sure/Wondom DSP ist die PLL folgendermaßen beschalten:

PLL_MODE0 = 0

PLL_MODE1 = 1

Folglich entspricht das einen MCLK von 12,288 MHz. Will man einen anderen Quarz oder einen externen Masterclock von anderer Frequenz verwenden, muss die Hardwarebeschaltung angepasst werden!